半導體結構及其形成方法與流程

1.本技術涉及半導體技術領域，尤其涉及一種半導體結構及其形成方法。


背景技術：

2.電容器是在超大規模集成電路中常用的無源元件，主要包括多晶硅-絕緣體-多晶硅(pip，polysilicon-insulator-polysilicon)、金屬-絕緣體-硅(mis，metal-insulator-silicon)和金屬-絕緣體-金屬(mim，metal-insulator-metal)等。其中，由于mim電容器對晶體管造成的干擾最小，且可以提供較好的線性度(linearity)和對稱度(symmetry)，因此得到了更加廣泛的應用。
3.具有溝槽結構的mim電容器具有更高的容量，低漏電，高可靠性。為了進一步增加容量，通常還會堆疊多層mim結構。所述mim電容器一般包括多層mim結構以及電連通每層金屬層的接觸結構。
4.然而目前一些工藝中制作接觸結構并電連通每層金屬層的工藝仍然比較復雜，并且制作的接觸結構仍然存在性能缺陷。因此，有必要提供更有效、更可靠的技術方案。


技術實現要素：

5.本技術提供一種半導體結構及其形成方法，制作接觸結構并電連通每層電極層的工藝簡單，易于實現，且制作的接觸結構與電極層之間的連接電阻更低。
6.本技術的一個方面提供一種半導體結構的形成方法，包括：提供半導體襯底；在所述半導體襯底中形成若干第二溝槽，所述若干第二溝槽的深度相同，所述若干第二溝槽的寬度不同；在所述半導體襯底中形成連通所述若干第二溝槽的若干第一溝槽；在所述若干第一溝槽中形成電容器并同時在所述若干第二溝槽中形成填充結構，所述電容器包括多個電極層以及隔離相鄰電極層的絕緣層，不同寬度的第二溝槽中的填充結構的中心層分別為所述多個電極層中的不同電極層。
7.在本技術的一些實施例中，所述電容器包括依次位于所述第一溝槽底部和側壁的第一絕緣層、第一電極層、第二絕緣層、第二電極層、第三絕緣層和第三電極層；不同寬度的第二溝槽中的填充結構分別為第一填充結構、第二填充結構和第三填充結構。
8.在本技術的一些實施例中，所述第一填充結構包括：依次位于所述第二溝槽底部和側壁的第一絕緣層和第一電極層，所述第一絕緣層和第一電極層填滿所述第二溝槽。
9.在本技術的一些實施例中，所述第二填充結構包括：依次位于所述第二溝槽底部和側壁的第一絕緣層、第一電極層、第二絕緣層和第二電極層，所述第一絕緣層、第一電極層、第二絕緣層和第二電極層填滿所述第二溝槽。
10.在本技術的一些實施例中，所述第三填充結構包括：依次位于所述第二溝槽底部和側壁的第一絕緣層、第一電極層、第二絕緣層、第二電極層、第三絕緣層和第三電極層，所述第一絕緣層、第一電極層、第二絕緣層、第二電極層、第三絕緣層和第三電極層填滿所述第二溝槽。
11.在本技術的一些實施例中，所述第一絕緣層的厚度的2倍與所述第一電極層的厚度的1.2倍之和≤所述第一填充結構的寬度≤所述第一絕緣層和所述第一電極層的厚度之和的2倍；所述第一絕緣層、所述第一電極層和所述第二絕緣層的厚度之和的2倍與所述第二電極層的厚度的1.2倍之和≤所述第二填充結構的寬度≤所述第一絕緣層、所述第一電極層、所述第二絕緣層和所述第二電極層的厚度之和的2倍；所述第一絕緣層、所述第一電極層、所述第二絕緣層、所述第二電極層和所述第三絕緣層的厚度之和的2倍與所述第三電極層的厚度的1.2倍之和≤所述第三填充結構的寬度≤所述第一絕緣層、所述第一電極層、所述第二絕緣層、所述第二電極層、所述第三絕緣層和所述第三電極層的厚度之和的2倍。
12.在本技術的一些實施例中，在所述若干第一溝槽中形成電容器并同時在所述若干第二溝槽中形成填充結構的方法包括：在所述若干第一溝槽和第二溝槽中以及所述半導體襯底表面依次形成第一絕緣層和第一電極層，所述第一絕緣層和所述第一電極層填滿寬度最小的第二溝槽；在所述第一電極層表面依次形成第二絕緣層和第二電極層，所述第一絕緣層、第一電極層、第二絕緣層和所述第二電極層填滿寬度第二小的第二溝槽；在所述第二電極層表面依次形成第三絕緣層和第三電極層，所述第一絕緣層、第一電極層、第二絕緣層、第二電極層、第三絕緣層和第三電極層填滿寬度最大的第二溝槽；去除高于所述半導體襯底表面的所述第一絕緣層、第一電極層、第二絕緣層、第二電極層、第三絕緣層和第三電極層，所述第一溝槽中形成所述電容器，所述寬度最小的第二溝槽中形成所述第一填充結構，所述寬度第二小的第二溝槽中形成所述第二填充結構，所述寬度最大的第二溝槽中形成所述第三填充結構。
13.在本技術的一些實施例中，所述若干第二溝槽的不同寬度種類與所述多個電極層的數量相同。
14.在本技術的一些實施例中，所述第二溝槽的深寬比為(0.5-30)∶1，所述第一溝槽的深寬比為(3-50)∶1。
15.在本技術的一些實施例中，所述半導體結構的形成方法還包括：在所述半導體襯底上形成層間介質層，在所述層間介質層中形成貫穿所述層間介質層并且分別電連接至所述第二溝槽的中心的電極層的接觸結構。
16.在本技術的一些實施例中，在所述若干第一溝槽中形成電容器并同時在所述若干第二溝槽中形成填充結構的方法包括：在所述若干第一溝槽和第二溝槽中以及所述半導體襯底表面形成電容結構，所述電容結構包括多個電極層以及隔離相鄰電極層的絕緣層；去除高于所述半導體襯底表面的電容結構，所述第一溝槽中剩余的電容結構形成所述電容器，所述第二溝槽中剩余的電容結構形成所述填充結構。
17.本技術的另一個方面還包括一種半導體結構，包括：半導體襯底；若干第二溝槽，位于所述半導體襯底中所述若干第二溝槽的深度相同，所述若干第二溝槽的寬度不同；填充結構，位于所述若干第二溝槽中，不同寬度的第二溝槽中的填充結構的中心層分別為所述多個電極層中的不同電極層；若干第一溝槽，連通所述若干第二溝槽；電容器，位于所述若干第一溝槽中，所述電容器包括多個電極層以及隔離相鄰電極層的絕緣層。
18.在本技術的一些實施例中，所述電容器包括依次位于所述第一溝槽底部和側壁的第一絕緣層、第一電極層、第二絕緣層、第二電極層、第三絕緣層和第三電極層；所述若干第二溝槽中的填充結構分別為第一填充結構、第二填充結構和第三填充結構。
19.在本技術的一些實施例中，所述第一填充結構包括：依次位于所述第二溝槽底部和側壁的第一絕緣層和第一電極層，所述第一絕緣層和第一電極層填滿所述第二溝槽。
20.在本技術的一些實施例中，所述第二填充結構包括：依次位于所述第二溝槽底部和側壁的第一絕緣層、第一電極層、第二絕緣層和第二電極層，所述第一絕緣層、第一電極層、第二絕緣層和第二電極層填滿所述第二溝槽。
21.在本技術的一些實施例中，所述第三填充結構包括：依次位于所述第二溝槽底部和側壁的第一絕緣層、第一電極層、第二絕緣層、第二電極層、第三絕緣層和第三電極層，所述第一絕緣層、第一電極層、第二絕緣層、第二電極層、第三絕緣層和第三電極層填滿所述第二溝槽。
22.在本技術的一些實施例中，所述第一絕緣層的厚度的2倍與所述第一電極層的厚度的1.2倍之和≤所述第一填充結構的寬度≤所述第一絕緣層和所述第一電極層的厚度之和的2倍；所述第一絕緣層、所述第一電極層和所述第二絕緣層的厚度之和的2倍與所述第二電極層的厚度的1.2倍之和≤所述第二填充結構的寬度≤所述第一絕緣層、所述第一電極層、所述第二絕緣層和所述第二電極層的厚度之和的2倍；所述第一絕緣層、所述第一電極層、所述第二絕緣層、所述第二電極層和所述第三絕緣層的厚度之和的2倍與所述第三電極層的厚度的1.2倍之和≤所述第三填充結構的寬度≤所述第一絕緣層、所述第一電極層、所述第二絕緣層、所述第二電極層、所述第三絕緣層和所述第三電極層的厚度之和的2倍。
23.在本技術的一些實施例中，所述若干第二溝槽的不同寬度種類與所述多個電極層的數量相同。
24.在本技術的一些實施例中，所述第二溝槽的深寬比為(0.5-30)∶1，所述第一溝槽的深寬比為(3-50)∶1。
25.在本技術的一些實施例中，所述半導體結構還包括：位于所述半導體襯底上的層間介質層，以及貫穿所述層間介質層并且分別電連接至所述第二溝槽的中心的電極層的接觸結構。
26.本技術提供一種半導體結構及其形成方法，制作接觸結構并電連通每層電極層的工藝簡單，易于實現，且制作的接觸結構均勻分布于整個電容器件，接觸結構與電極層之間的連接電阻更低。
附圖說明
27.以下附圖詳細描述了本技術中披露的示例性實施例。其中相同的附圖標記在附圖的若干視圖中表示類似的結構。本領域的一般技術人員將理解這些實施例是非限制性的、示例性的實施例，附圖僅用于說明和描述的目的，并不旨在限制本技術的范圍，其他方式的實施例也可能同樣的完成本技術中的發明意圖。應當理解，附圖未按比例繪制。其中：
28.圖1至圖11為本技術實施例所述的半導體結構的形成方法中各步驟的結構示意圖
29.圖12為本技術另一些實施例中所述的半導體結構的結構示意圖。
具體實施方式
30.以下描述提供了本技術的特定應用場景和要求，目的是使本領域技術人員能夠制造和使用本技術中的內容。對于本領域技術人員來說，對所公開的實施例的各種局部修改
是顯而易見的，并且在不脫離本技術的精神和范圍的情況下，可以將這里定義的一般原理應用于其他實施例和應用。因此，本技術不限于所示的實施例，而是與權利要求一致的最寬范圍。
31.下面結合實施例和附圖對本發明技術方案進行詳細說明。
32.圖1至圖11為本技術實施例所述的半導體結構的形成方法中各步驟的結構示意圖。下面結合附圖對本技術實施例所述的半導體結構的形成方法進行說明。
33.參考圖1所示，提供半導體襯底100。
34.在本技術的一些實施例中，所述半導體襯底100的材料包括(i)元素半導體，例如硅或鍺等；(ii)化合物半導體，例如碳化硅、砷化鎵、磷化鎵或磷化銦等；(iii)合金半導體，例如硅鍺碳化物、硅鍺、磷砷化鎵或磷化鎵銦等；或(iv)上述的組合。此外，所述半導體襯底100可以被摻雜(例如，p型襯底或n型襯底)。在本技術的一些實施例中，所述半導體襯底100可以摻雜有p型摻雜劑(例如，硼、銦、鋁或鎵)或n型摻雜劑(例如，磷或砷)。
35.參考圖2和圖3所示，在所述半導體襯底100中形成均勻分布的若干第二溝槽120，所述若干第二溝槽120的深度相同，所述若干第二溝槽120的寬度不同。其中，圖2為所述半導體襯底的俯視圖，圖3為沿圖2中虛線所做的截面圖。
36.所述若干第二溝槽120用于形成所述填充結構。所述填充結構用于后續電連接電容器和接觸結構。由于接觸結構需要分別電連接電容器中的不同電極層，因此需要有不同的填充結構來分別電連接不同的電極層和接觸結構。具體地，每個不同的電極層都對應一個不同的填充結構，因此填充結構的種類和電極層的數量相同。不同種類的填充結構形成于不同寬度的第二溝槽中，因此，進一步地，所述若干第二溝槽的不同寬度種類與所述多個電極層的數量相同。例如，若有兩層電極層，則第二溝槽有兩種寬度；若有三層電極層，則第二溝槽有三種寬度；若有四層電極層，則第二溝槽有四種寬度，以此類推。
37.在本實施例中，僅以三層電極層作為示范，因此所述若干第二溝槽120具有三種寬度。參考圖2和圖3所示，其中，寬度最小的第二溝槽120為第一第二溝槽121；寬度第二小的第二溝槽120為第二第二溝槽122；寬度最大的第二溝槽120為第三第二溝槽123。當然，在本技術的另一些實施例中，所述若干第二溝槽120的數量還可以是四個，五個或以上。
38.由于所述若干第二溝槽120分別用于形成填充結構，因此所述若干第二溝槽120的尺寸與對應的填充結構的尺寸相匹配。例如，所述第一第二溝槽121的尺寸與第一填充結構的尺寸匹配；所述第二第二溝槽122的尺寸與第二填充結構的尺寸匹配；所述第三第二溝槽123的尺寸與第三填充結構的尺寸匹配。具體如何定義所述第二溝槽120的尺寸和不同填充結構的尺寸在下文中會進一步說明。
39.在本技術的一些實施例中，所述若干第二溝槽120為同步形成，因此所述若干第二溝槽110的深度都相同。同步形成所述若干第二溝槽120可以簡化工藝，提高效率，節省時間。
40.在本技術的一些實施例中，雖然所述第二溝槽120的寬度種類需要與電極層的數量相同，但所述第二溝槽120的數量可以是任意，只要滿足至少有三種不同的寬度即可。當然，不同寬度的第二溝槽120的數量最好相同。也就是說，所述第二溝槽120的數量例如可以是3個，6個，9個，12個等。
41.本技術的技術方案中，所述若干第二溝槽120均勻分布。因此，每個第二溝槽120與
相鄰第一溝槽110之間的距離都是相同的。進一步，由于第一溝槽110用于形成電容器，第二溝槽120用于形成填充結構并電連接接觸結構，因此也就是每個接觸結構距離相鄰電容器的距離是相同的。這種分布方式能夠最小化接觸結構和電極層之間的連接電阻，提高電容器的電容上限，進而提高了器件性能。并且，由于接觸結構均勻分布于若干電容器之間，可以最小化若干電容器之間的電容差，提高器件可靠性。
42.在本技術的一些實施例中，形成所述若干第二溝槽120的方法包括濕法刻蝕或等離子體干法刻蝕等。具體地，例如包括：在所述半導體襯底100表面形成圖案化的光刻膠層，所述圖案化的光刻膠層定義所述第二溝槽120的位置；以所述圖案化的光刻膠層為掩膜刻蝕所述半導體襯底100形成所述第二溝槽120；去除所述圖案化的光刻膠層。
43.在本技術的一些實施例中，所述第二溝槽120的深寬比為(0.5-30)∶1，例如為1∶1.5，1∶2，1∶3等。
44.在本技術的一些實施例中所述若干第二溝槽120的深度小于所述若干第一溝槽110的深度。一方面，所述第二溝槽120用于形成電連接接觸結構的填充結構，因此深度不用太深，以免浪費工藝和材料；另一方面，所述第二溝槽120中的填充結構的中心層需要為多個電極層中的一個，因此所述第二溝槽120的深度要小于所述第一溝槽110的深度，否則無法保證第二溝槽能夠被填滿，會導致第二溝槽中心層為空隙。此外，因為所述若干第二溝槽120的深度小于所述若干第一溝槽110的深度，所以需要先形成所述若干第二溝槽120，然后形成所述若干第一溝槽110，否則如果先形成深度較深的第一溝槽110，則需要更多的光刻膠來填充第一溝槽110，浪費材料且工藝需求也更高。
45.參考圖4和圖5所示，在所述半導體襯底100中形成連通所述若干第二溝槽120的若干第一溝槽110。其中，圖4為所述半導體襯底的俯視圖，圖5為沿圖4中虛線所做的截面圖。
46.所述若干第一溝槽110用于形成電容器。為了增大半導體電容器件的總電容，一般會在半導體襯底中形成多個電容器。在本實施例中，僅以所述電容器的數量為兩個作為示范，因此所述第一溝槽110的數量為兩個。但本領域一般技術人員應當理解，這并不是對本技術的限制，在本技術的另一些實施例中，所述第一溝槽110和所述電容器的數量還可以是三個，四個或五個以上。
47.在本技術的一些實施例中，形成所述若干第一溝槽110的方法包括濕法刻蝕或等離子體干法刻蝕等。具體地，例如包括：在所述半導體襯底100表面形成圖案化的光刻膠層，所述圖案化的光刻膠層定義所述第一溝槽110的位置；以所述圖案化的光刻膠層為掩膜刻蝕所述半導體襯底100形成所述第一溝槽110；去除所述圖案化的光刻膠層。
48.在本技術的一些實施例中，所述第一溝槽的深寬比為(3-50)∶1，例如10∶1，15∶1，20∶1，25∶1，30∶1或35∶1等。所述第一溝槽110用于形成電容器，高深寬比可以增加電容器的電容容量，但高深寬比對刻蝕工藝要求高。在實際工藝中，可以根據需要選擇合適的深寬比。需要注意的是，在本技術實施例中，除非特殊說明，所述深度是指在縱截面圖中垂直方向上的尺寸，所述寬度是指在縱截面圖中水平方向上的尺寸。
49.在本技術的一些實施例中，所述若干第一溝槽110為同時形成，因此所述若干第一溝槽110的尺寸都相同。同步形成所述若干第一溝槽110可以簡化工藝，提高效率，節省時間。
50.參考圖6至圖9，在所述若干第一溝槽110中形成電容器140并同時在所述若干第二
溝槽120中形成填充結構150，所述電容器包括多個電極層以及隔離相鄰電極層的絕緣層，不同寬度的第二溝槽中的填充結構的中心層分別為所述多個電極層中的不同電極層。
51.在本技術的一些實施例中，在所述若干第一溝槽中形成電容器并同時在所述若干第二溝槽中形成填充結構的方法包括：在所述若干第一溝槽和第二溝槽中以及所述半導體襯底表面形成電容結構，所述電容結構包括多個電極層以及隔離相鄰電極層的絕緣層；去除高于所述半導體襯底表面的電容結構，所述第一溝槽中剩余的電容結構形成所述電容器，所述第二溝槽中剩余的電容結構形成所述填充結構。
52.在本技術的一些實施例中，所述電極層和所述絕緣層的厚度比為(15-30)∶1，例如15∶1，20∶1或30∶1。所述絕緣層用于隔離相鄰的電極層，因此所述絕緣層的厚度在實現隔離目的同時，越小電容值越大。
53.下面以一個具體實施例作為示范來詳細說明形成所述電容器和填充結構的過程。
54.在一個具體實施例中，所述電極層的數量為三個，所述電容器包括依次位于所述第一溝槽底部和側壁的第一絕緣層、第一電極層、第二絕緣層、第二電極層、第三絕緣層和第三電極層；不同寬度的第二溝槽中的填充結構分別為第一填充結構、第二填充結構和第三填充結構。所述第一填充結構包括：依次位于所述第二溝槽底部和側壁的第一絕緣層和第一電極層，所述第一絕緣層和第一電極層填滿所述第二溝槽。所述第二填充結構包括：依次位于所述第二溝槽底部和側壁的第一絕緣層、第一電極層、第二絕緣層和第二電極層，所述第一絕緣層、第一電極層、第二絕緣層和第二電極層填滿所述第二溝槽。所述第三填充結構包括：依次位于所述第二溝槽底部和側壁的第一絕緣層、第一電極層、第二絕緣層、第二電極層、第三絕緣層和第三電極層，所述第一絕緣層、第一電極層、第二絕緣層、第二電極層、第三絕緣層和第三電極層填滿所述第二溝槽。
55.參考圖6所示，在所述若干第一溝槽110和第二溝槽120中以及所述半導體襯底100表面依次形成第一絕緣層141和第一電極層142，所述第一絕緣層141和所述第一電極層142填滿寬度最小的第二溝槽，也就是第一第二溝槽121。所述第一第二溝槽121的寬度最小，因此最先被填滿。
56.在本技術的一些實施例中，所述第一絕緣層141的厚度的2倍與所述第一電極層142的厚度的1.2倍之和≤所述第一第二溝槽121的寬度≤所述第一絕緣層141和所述第一電極層142的厚度之和的2倍。在這樣的尺寸設置下，因此，所述第一第二溝槽121能夠容納2層第一絕緣層141以及至少1.5層第一電極層142，而且被2層第一絕緣層141和第一電極層142所填滿。所述第一第二溝槽121的最中心為第一電極層142，且所述第一第二溝槽121中心的2層第一電極層142以u字型合并，因此所述第一第二溝槽121的中心的第一電極層142的寬度大于一層第一電極層142的厚度，后續接觸結構與這部分第一電極層142的接觸面積能夠更大。
57.在本技術的一些實施例中，所述第一電極層142的材料包括金屬或多晶硅或金屬化合物或無定形硅。所述金屬例如為鋁或鈦，所述金屬化合物例如為氧化鈦等。形成所述第一電極層142的方法包括化學氣相沉積工藝或物理氣相沉積工藝等。
58.在本技術的一些實施例中，所述第一絕緣層141的材料包括氧化硅、氮化硅、氧化鋁或氧化鉿。形成所述第一絕緣層141的方法包括化學氣相沉積工藝或物理氣相沉積工藝等。
59.參考圖7所示，在所述第一電極層142表面依次形成第二絕緣層143和第二電極層144，所述第一絕緣層141、第一電極層142、第二絕緣層143和所述第二電極層144填滿寬度第二小的第二溝槽，也就是所述第二第二溝槽122。所述第二第二溝槽122的寬度第二小，因此第二個被填滿。
60.在本技術的一些實施例中，所述第一絕緣層141、所述第一電極層142和所述第二絕緣層143的厚度之和的2倍與所述第二電極層144的厚度的1.2倍之和≤所述第二第二溝槽122≤所述第一絕緣層141、所述第一電極層142、所述第二絕緣層143和所述第二電極層144的厚度之和的2倍。在這樣的尺寸設置下，因此，所述第二第二溝槽122能夠容納2層第一絕緣層141、第一電極層142、第二絕緣層143以及至少1.5層第二電極層144，而且被2層第一絕緣層141、第一電極層142、第二絕緣層143和第二電極層144所填滿。所述第二第二溝槽122的最中心為第二電極層144，且所述第二第二溝槽122中心的2層第二電極層144以u字型合并，因此所述第二第二溝槽122的中心的第二電極層144的寬度大于一層第二電極層144的厚度，后續接觸結構與這部分第二電極層144的接觸面積能夠更大。
61.在本技術的一些實施例中，所述第二電極層144的材料包括金屬或多晶硅或金屬化合物或無定形硅。所述金屬例如為鋁或鈦，所述金屬化合物例如為氧化鈦等。形成所述第二電極層144的方法包括化學氣相沉積工藝或物理氣相沉積工藝等。
62.在本技術的一些實施例中，所述第二絕緣層143的材料包括氧化硅、氮化硅、氧化鋁或氧化鉿。形成所述第二絕緣層143的方法包括化學氣相沉積工藝或物理氣相沉積工藝等。
63.參考圖8所示，在所述第二電極層144表面依次形成第三絕緣層145和第三電極層146，所述第一絕緣層141、第一電極層142、第二絕緣層143、第二電極層144、第三絕緣層145和第三電極層146填滿寬度最大的第二溝槽，也就是所述第三第二溝槽123。所述第三第二溝槽123的寬度最大，因此最后被填滿。在本技術的一些實施例中，所述第一溝槽110也被填滿。
64.在本技術的一些實施例中，所述第一絕緣層141、所述第一電極層142、所述第二絕緣層143、所述第二電極層144和所述第三絕緣層145的厚度之和的2倍與所述第三電極層146的厚度的1.2倍之和≤所述第三第二溝槽123的寬度≤所述第一絕緣層141、所述第一電極層142、所述第二絕緣層143、所述第二電極層144、所述第三絕緣層145和所述第三電極層146的厚度之和的2倍。在這樣的尺寸設置下，因此，所述第三第二溝槽123能夠容納2層第一絕緣層141、第一電極層142、第二絕緣層143、第二電極層144、第三絕緣層145以及至少1.5層第三電極層146，而且被2層第一絕緣層141、第一電極層142、第二絕緣層143、第二電極層144、第三絕緣層145和第三電極層146所填滿。所述第三第二溝槽123的最中心為第三電極層146，且所述第三第二溝槽123中心的2層第三電極層146以u字型合并，因此所述第三第二溝槽123的中心的第三電極層146的寬度大于一層第三電極層146的厚度，后續接觸結構與這部分第三電極層146的接觸面積能夠更大。
65.在本技術的一些實施例中，所述第三電極層146的材料包括金屬或多晶硅或金屬化合物或無定形硅。所述金屬例如為鋁或鈦，所述金屬化合物例如為氧化鈦等。形成所述第三電極層146的方法包括化學氣相沉積工藝或物理氣相沉積工藝等。
66.在本技術的一些實施例中，所述第三絕緣層145的材料包括氧化硅、氮化硅、氧化
鋁或氧化鉿。形成所述第三絕緣層145的方法包括化學氣相沉積工藝或物理氣相沉積工藝等。
67.上面是以三層電極層作為示范進行說明的，本領域一般技術人員應當理解，所述多個電極層的數量可以為四個，五個或以上。堆疊的電極層的數量越多，電容器的電容越大，但沉積多層材料層的工藝受限于半導體沉積工藝以及半導體尺寸，實際工藝中，可以根據需要選擇合適的堆疊層數。
68.參考圖9所示，去除高于所述半導體襯底100表面的所述第一絕緣層141、第一電極層142、第二絕緣層143、第二電極層144、第三絕緣層145和第三電極層146，所述第一溝槽110中形成所述電容器140，所述寬度最小的第二溝槽(也就是第一第二溝槽121)中形成所述第一填充結構151，所述寬度第二小的第二溝槽(也就是第二第二溝槽122)中形成所述第二填充結構152，所述寬度最大的第二溝槽(也就是第三第二溝槽123)中形成所述第三填充結構153。
69.在本技術的一些實施例中，去除高于所述半導體襯底100表面的所述第一絕緣層141、第一電極層142、第二絕緣層143、第二電極層144、第三絕緣層145和第三電極層146的方法包括化學機械研磨工藝。
70.在本技術的一些實施例中，所述第一絕緣層141的厚度的2倍與所述第一電極層142的厚度的1.2倍之和≤所述第一填充結構151的寬度≤所述第一絕緣層141和所述第一電極層142的厚度之和的2倍；所述第一絕緣層141、所述第一電極層142和所述第二絕緣層143的厚度之和的2倍與所述第二電極層144的厚度的1.2倍之和≤所述第二填充結構152的寬度≤所述第一絕緣層141、所述第一電極層142、所述第二絕緣層143和所述第二電極層144的厚度之和的2倍；所述第一絕緣層141、所述第一電極層142、所述第二絕緣層143、所述第二電極層144和所述第三絕緣層145的厚度之和的2倍與所述第三電極層146的厚度的1.2倍之和≤所述第三填充結構153的寬度≤所述第一絕緣層141、所述第一電極層142、所述第二絕緣層143、所述第二電極層144、所述第三絕緣層145和所述第三電極層146的厚度之和的2倍。
71.在半導體電容結構中，不同電極層需要分別和不同接觸結構相連，因此所述填充結構150的中心層分別為所述多個電極層中的每一層。例如，所述第一填充結構151的中心層為第一電極層142；所述第二填充結構152的中心層為第二電極層144；所述第三填充結構153的中心層為第三電極層146。
72.參考圖10所示，在所述半導體襯底100上形成完全覆蓋所述半導體襯底100的層間介質層160。
73.在本技術的一些實施例中，形成所述層間介質層160的方法包括化學氣相沉積工藝或物理氣相沉積工藝。所述層間介質層160的材料包括氧化硅。
74.參考圖11所示，在所述層間介質層160中形成貫穿所述層間介質層160并且分別電連接至所述第二溝槽的中心的電極層的接觸結構170。
75.在本技術的一些實施例中，所述接觸結構170的數量與所述電極層的數量相同。在本技術的一些實施例中，所述接觸結構170的數量為三個，所述三個接觸結構170分別電連接所述第一電極層142，所述第二電極層144和所述第三電極層146。
76.圖12為本技術另一些實施例中所述的半導體結構的結構示意圖。需要說明的是，
出于簡潔的目的，圖12中僅示出了半導體襯底100以及第一溝槽110和第二溝槽120的結構，省略了形成于第一溝槽110和第二溝槽120中的填充結構和電容器。
77.對比圖4和圖12的結構示意圖，在另一些實施例中，所述第二溝槽120位于第一溝槽110之間的一部分寬度更寬。寬度增加的位置是用于后續制作接觸結構的。因此增加這部分第二溝槽的寬度可以避免接觸結構寬度較大而不能與電容器中的電極層良好電連接。
78.在本技術的技術方案中，一方面，與常規工藝中制作電容器以及連接電容器的接觸結構的工藝相比，本技術的工藝流程簡單，第一溝槽、第二溝槽都是同步形成，后續沉積電極層和絕緣層也是同時沉積在第一溝槽和第二溝槽中，總的工藝流程只是刻蝕工藝制作溝槽、沉積工藝形成電極層和絕緣層、研磨工藝去除半導體襯底表面的材料、制作層間介質層和接觸結構，比常規工藝中反復多次刻蝕和反復多次沉積以及反復多次研磨相比，工藝流程簡化很多，能夠提高效率，節約成本；另一方面，所述接觸結構170均勻分布于任意相鄰電容器140之間，因此，每個接觸結構170距離相鄰電容器140的距離是相同的，這種分布方式能夠最小化接觸結構170和電容器140之間的連接電阻，提高電容器的電容上限，進而提高了器件性能。并且，由于接觸結構均勻分布于若干電容器之間，可以最小化若干電容器之間的電容差，提高器件可靠性。
79.本技術所述的一種半導體結構的形成方法，制作接觸結構并電連通每層電極層的工藝簡單，易于實現，且制作的接觸結構均勻分布于整個電容器件，接觸結構與電極層之間的連接電阻更低。
80.本技術的實施例還提供一種半導體結構，參考圖11所示，包括：半導體襯底100；若干第二溝槽120，位于所述半導體襯底100中，所述若干第二溝槽120的深度相同，所述若干第二溝槽120的寬度不同；填充結構150，位于所述若干第二溝槽120中，不同寬度的第二溝槽120中的填充結構150的中心層分別為所述多個電極層中的不同電極層；若干第一溝槽110，連通所述若干第二溝槽120；電容器140，位于所述第一溝槽110中，所述電容器140包括多個電極層以及隔離相鄰電極層的絕緣層。
81.下面結合附圖對本技術實施例所述的一種半導體結構進行詳細說明。
82.參考圖11所示，在本技術的一些實施例中，所述半導體襯底100的材料包括(i)元素半導體，例如硅或鍺等；(ii)化合物半導體，例如碳化硅、砷化鎵、磷化鎵或磷化銦等；(iii)合金半導體，例如硅鍺碳化物、硅鍺、磷砷化鎵或磷化鎵銦等；或(iv)上述的組合。此外，所述半導體襯底100可以被摻雜(例如，p型襯底或n型襯底)。在本技術的一些實施例中，所述半導體襯底100可以摻雜有p型摻雜劑(例如，硼、銦、鎢或鎵)或n型摻雜劑(例如，磷或砷)。
83.參考圖2和圖3所示，所述半導體襯底100中形成有均勻分布的若干第二溝槽120，所述若干第二溝槽120的深度相同，所述若干第二溝槽120的寬度不同。其中，圖2為所述半導體襯底的俯視圖，圖3為沿圖2中虛線所做的截面圖。
84.所述若干第二溝槽120用于形成所述填充結構150。所述填充結構150用于后續電連接電容器140和接觸結構170。由于接觸結構170需要分別電連接電容器中的不同電極層，因此需要有不同的填充結構來分別電連接不同的電極層和接觸結構。具體地，每個不同的電極層都對應一個不同的填充結構，因此填充結構的種類和電極層的數量相同。不同種類的填充結構形成于不同寬度的第二溝槽中，因此，進一步地，所述若干第二溝槽的不同寬度
種類與所述多個電極層的數量相同。例如，若有兩層電極層，則第二溝槽有兩種寬度；若有三層電極層，則第二溝槽有三種寬度；若有四層電極層，則第二溝槽有四種寬度，以此類推。
85.在本實施例中，僅以三層電極層作為示范，因此所述若干第二溝槽120具有三種寬度。參考圖2和圖3所示，其中，寬度最小的第二溝槽120為第一第二溝槽121；寬度第二小的第二溝槽120為第二第二溝槽122；寬度最大的第二溝槽120為第三第二溝槽123。當然，在本技術的另一些實施例中，所述若干第二溝槽120的數量還可以是四個，五個或以上。
86.由于所述若干第二溝槽120分別用于形成填充結構，因此所述若干第二溝槽120的尺寸與對應的填充結構的尺寸相匹配。例如，所述第一第二溝槽121的尺寸與第一填充結構151的尺寸匹配；所述第二第二溝槽122的尺寸與第二填充結構152的尺寸匹配；所述第三第二溝槽123的尺寸與第三填充結構153的尺寸匹配。具體如何定義所述第二溝槽120的尺寸和不同填充結構的尺寸在下文中會進一步說明。
87.在本技術的一些實施例中，所述若干第二溝槽120的深度都相同。
88.在本技術的一些實施例中，雖然所述第二溝槽120的寬度種類需要與電極層的數量相同，但所述第二溝槽120的數量可以是任意，只要滿足至少有三種不同的寬度即可。當然，不同寬度的第二溝槽120的數量最好相同。也就是說，所述第二溝槽120的數量例如可以是3個，6個，9個，12個等。
89.本技術的技術方案中，所述若干第二溝槽120均勻分布。因此，每個第二溝槽120與相鄰第一溝槽110之間的距離都是相同的。進一步，由于第一溝槽110用于形成電容器，第二溝槽120用于形成填充結構并電連接接觸結構，因此也就是每個接觸結構距離相鄰電容器的距離是相同的。這種分布方式能夠最小化接觸結構和電極層之間的連接電阻，提高電容器的電容上限，進而提高了器件性能。并且，由于接觸結構均勻分布于若干電容器之間，可以最小化若干電容器之間的電容差，提高器件可靠性。
90.在本技術的一些實施例中，所述第二溝槽120的深寬比為(0.5-30)∶1，例如為1∶1.5，1∶2，1∶3等。
91.在本技術的一些實施例中，所述若干第二溝槽120的深度小于所述若干第一溝槽110的深度。一方面，所述第二溝槽120用于形成電連接接觸結構的填充結構，因此深度不用太深，以免浪費工藝和材料；另一方面，所述第二溝槽120中的填充結構的中心層需要為多個電極層中的一個，因此所述第二溝槽120的深度要小于所述第一溝槽110的深度，否則無法保證第二溝槽能夠被填滿，會導致第二溝槽中心層為空隙。
92.參考圖4和圖5所示，所述半導體襯底100中形成有連通所述若干第二溝槽120的若干第一溝槽110。其中，圖4為所述半導體襯底的俯視圖，圖5為沿圖4中虛線所做的截面圖。
93.所述若干第一溝槽110用于形成電容器140。為了增大半導體電容器件的總電容，一般會在半導體襯底中形成多個電容器。在本實施例中，僅以所述電容器的數量為兩個作為示范，因此所述第一溝槽110的數量為兩個。但本領域一般技術人員應當理解，這并不是對本技術的限制，在本技術的另一些實施例中，所述第一溝槽110和所述電容器的數量還可以是三個，四個或五個以上。
94.在本技術的一些實施例中，所述第一溝槽的深寬比為(3-50)∶1，例如10∶1，15∶1，20∶1，25∶1，30∶1或35∶1等。所述第一溝槽110用于形成電容器，高深寬比可以增加電容器的電容容量，但高深寬比對刻蝕工藝要求高。在實際工藝中，可以根據需要選擇合適的深寬
比。需要注意的是，在本技術實施例中，除非特殊說明，所述深度是指在縱截面圖中垂直方向上的尺寸，所述寬度是指在縱截面圖中水平方向上的尺寸。
95.在本技術的一些實施例中，所述若干第一溝槽110為的尺寸都相同。
96.繼續參考圖11所示，所述若干第一溝槽110中形成有電容器140，所述若干第二溝槽120中形成有填充結構150，所述電容器140包括多個電極層以及隔離相鄰電極層的絕緣層，不同寬度的第二溝槽中的填充結構的中心層分別為所述多個電極層中的不同電極層。
97.在本技術的一些實施例中，所述電極層和所述絕緣層的厚度比為(15-30)∶1，例如15∶1，20∶1或30∶1。所述絕緣層用于隔離相鄰的電極層，因此所述絕緣層的厚度在實現隔離目的同時，越小電容值越大。
98.下面以一個具體實施例作為示范來詳細說明所述電容器和填充結構的詳細結構。
99.在一個具體實施例中，所述電極層的數量為三個，所述電容器140包括依次位于所述第一溝槽110底部和側壁的第一絕緣層141、第一電極層142、第二絕緣層143、第二電極層144、第三絕緣層145和第三電極層146；不同寬度的第二溝槽中的填充結構分別為第一填充結構151、第二填充結構152和第三填充結構153。其中，所述第一填充結構151包括：依次位于所述第二溝槽底部和側壁的第一絕緣層141和第一電極層142，所述第一絕緣層141和第一電極層142填滿所述第二溝槽。所述第二填充結構152包括依次位于所述第二溝槽底部和側壁的第一絕緣層141、第一電極層142、第二絕緣層143和第二電極層144，所述第一絕緣層141、第一電極層142、第二絕緣層143和第二電極層144填滿所述第二溝槽。所述第三填充結構153包括：依次位于所述第二溝槽底部和側壁的第一絕緣層141、第一電極層142、第二絕緣層143、第二電極層144、第三絕緣層145和第三電極層146，所述第一絕緣層141、第一電極層142、第二絕緣層143、第二電極層144、第三絕緣層145和第三電極層146填滿所述第二溝槽。
100.在本技術的一些實施例中，所述第一絕緣層141的厚度的2倍與所述第一電極層142的厚度的1.2倍之和≤所述第一填充結構151的寬度≤所述第一絕緣層141和所述第一電極層142的厚度之和的2倍。在這樣的尺寸設置下，因此，所述第一填充結構151的中心層為第一電極層142，且所述第一填充結構151的中心層的2層第一電極層142以u字型合并，因此所述第一填充結構151的中心層的第一電極層142的寬度大于一層第一電極層142的厚度，后續接觸結構與這部分第一電極層142的接觸面積能夠更大。
101.在本技術的一些實施例中，所述第一電極層142的材料包括金屬或多晶硅或金屬化合物或無定形硅。所述金屬例如為鋁或鈦，所述金屬化合物例如為氧化鈦等。
102.在本技術的一些實施例中，所述第一絕緣層141的材料包括氧化硅、氮化硅、氧化鋁或氧化鉿。
103.在本技術的一些實施例中，所述第一絕緣層141、所述第一電極層142和所述第二絕緣層143的厚度之和的2倍與所述第二電極層144的厚度的1.2倍之和≤所述第二填充結構152的寬度≤所述第一絕緣層141、所述第一電極層142、所述第二絕緣層143和所述第二電極層144的厚度之和的2倍。在這樣的尺寸設置下，因此，所述第二填充結構152的中心層為第二電極層144，且所述第二填充結構152的中心層的2層第二電極層144以u字型合并，因此所述第二填充結構152的中心層的第二電極層144的寬度大于一層第二電極層144的厚度，后續接觸結構與這部分第二電極層144的接觸面積能夠更大。
104.在本技術的一些實施例中，所述第二電極層144的材料包括金屬或多晶硅或金屬化合物或無定形硅。所述金屬例如為鋁或鈦，所述金屬化合物例如為氧化鈦等。
105.在本技術的一些實施例中，所述第二絕緣層143的材料包括氧化硅、氮化硅、氧化鋁或氧化鉿。
106.在本技術的一些實施例中，所述第一絕緣層141、所述第一電極層142、所述第二絕緣層143、所述第二電極層144和所述第三絕緣層145的厚度之和的2倍與所述第三電極層146的厚度的1.2倍之和≤所述第三填充結構153的寬度≤所述第一絕緣層141、所述第一電極層142、所述第二絕緣層143、所述第二電極層144、所述第三絕緣層145和所述第三電極層146的厚度之和的2倍。在這樣的尺寸設置下，因此，所述第三填充結構153的中心層為第三電極層146，且所述第三填充結構153的中心層的2層第三電極層146以u字型合并，因此所述第三填充結構153的中心層的第三電極層146的寬度大于一層第三電極層146的厚度，后續接觸結構與這部分第三電極層146的接觸面積能夠更大。
107.在本技術的一些實施例中，所述第三電極層146的材料包括金屬或多晶硅或金屬化合物或無定形硅。所述金屬例如為鋁或鈦，所述金屬化合物例如為氧化鈦等。
108.在本技術的一些實施例中，所述第三絕緣層145的材料包括氧化硅、氮化硅、氧化鋁或氧化鉿。
109.上面是以三層電極層作為示范進行說明的，本領域一般技術人員應當理解，所述多個電極層的數量可以為四個，五個或以上。堆疊的電極層的數量越多，電容器的電容越大，但沉積多層材料層的工藝受限于半導體沉積工藝以及半導體尺寸，實際工藝中，可以根據需要選擇合適的堆疊層數。
110.在半導體電容結構中，不同電極層需要分別和不同接觸結構相連，因此所述填充結構150的中心層分別為所述多個電極層中的每一層。例如，所述第一填充結構151的中心層為第一電極層142；所述第二填充結構152的中心層為第二電極層144；所述第三填充結構153的中心層為第三電極層146。
111.繼續參考圖11所示，所述半導體襯底100上形成有完全覆蓋所述半導體襯底100的層間介質層160，所述層間介質層160中形成有貫穿所述層間介質層160并且分別電連接至所述第二溝槽的中心的電極層的接觸結構170。
112.在本技術的一些實施例中，所述層間介質層160的材料包括氧化硅。
113.在本技術的一些實施例中，所述接觸結構170的數量與所述電極層的數量相同。在本技術的一些實施例中，所述接觸結構170的數量為三個，所述三個接觸結構170分別電連接所述第一電極層142，所述第二電極層144和所述第三電極層146。
114.圖12為本技術另一些實施例中所述的半導體結構的結構示意圖。
115.對比圖4和圖12的結構示意圖，在另一些實施例中，所述第二溝槽120位于第一溝槽110之間的一部分寬度更寬。寬度增加的位置是用于后續制作接觸結構的。因此增加這部分第二溝槽的寬度可以避免接觸結構寬度較大而不能與電容器中的電極層良好電連接。
116.在本技術的技術方案中，所述接觸結構170均勻分布于任意相鄰電容器140之間，因此，每個接觸結構170距離相鄰電容器140的距離是相同的，這種分布方式能夠最小化接觸結構170和電容器140之間的連接電阻，提高電容器的電容上限，進而提高了器件性能。并且，由于接觸結構均勻分布于若干電容器之間，可以最小化若干電容器之間的電容差，提高
器件可靠性。
117.本技術提供一種半導體結構及其形成方法，制作接觸結構并電連通每層電極層的工藝簡單，易于實現，且制作的接觸結構均勻分布于整個電容器件，接觸結構與電極層之間的連接電阻更低。
118.綜上所述，在閱讀本技術內容之后，本領域技術人員可以明白，前述申請內容可以僅以示例的方式呈現，并且可以不是限制性的。盡管這里沒有明確說明，本領域技術人員可以理解本技術意圖囊括對實施例的各種合理改變，改進和修改。這些改變，改進和修改都在本技術的示例性實施例的精神和范圍內。
119.應當理解，本實施例使用的術語
″
和/或
″
包括相關聯的列出項目中的一個或多個的任意或全部組合。應當理解，當一個元件被稱作
″
連接
″
或
″
耦接
″
至另一個元件時，其可以直接地連接或耦接至另一個元件，或者也可以存在中間元件。
120.類似地，應當理解，當諸如層、區域或襯底之類的元件被稱作在另一個元件
″
上
″
時，其可以直接在另一個元件上，或者也可以存在中間元件。與之相反，術語
″
直接地
″
表示沒有中間元件。還應當理解，術語
″
包含
″
、
″
包含著
″
、
″
包括
″
或者
″
包括著
″
，在本技術文件中使用時，指明存在所記載的特征、整體、步驟、操作、元件和/或組件，但并不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組。
121.還應當理解，盡管術語第一、第二、第三等可以在此用于描述各種元件，但是這些元件不應當被這些術語所限制。這些術語僅用于將一個元件與另一個元件區分開。因此，在沒有脫離本技術的教導的情況下，在一些實施例中的第一元件在其他實施例中可以被稱為第二元件。相同的參考標號或相同的參考標記符在整個說明書中表示相同的元件。
122.此外，本技術說明書通過參考理想化的示例性截面圖和/或平面圖和/或立體圖來描述示例性實施例。因此，由于例如制造技術和/或容差導致的與圖示的形狀的不同是可預見的。因此，不應當將示例性實施例解釋為限于在此所示出的區域的形狀，而是應當包括由例如制造所導致的形狀中的偏差。例如，被示出為矩形的蝕刻區域通常會具有圓形的或彎曲的特征。因此，在圖中示出的區域實質上是示意性的，其形狀不是為了示出器件的區域的實際形狀也不是為了限制示例性實施例的范圍。